Cadence與聯電攜手完成28奈米HPC+製程先進射頻毫米波設計流程認證

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使客戶能夠利用Cadence的射頻解決方案於聯電28奈米製程技術,

設計5G、物聯網和汽車的應用產品

 

聯華電子今(23日)宣布Cadence®毫米波(mmWave)參考流程已獲得聯華電子28奈米HPC+製程的認證。透過此認證,Cadence和聯電的共同客戶可利用整合的射頻設計流程,加速產品上市時程。此完整的參考流程是基於聯電的晶圓設計套件(FDK)所設計的,其中包括具有高度自動化的電路設計、佈局、簽核和驗證流程的一個實際示範電路,讓客戶可在28奈米的HPC+製程上實現更無縫的晶片設計。

 

經認證的毫米波參考流程,支持Cadence的智慧系統設計™策略,使客戶加速SoC設計的卓越性。如需了解有關支持28奈米HPC+製程中先進射頻毫米波設計流程的詳細資訊,請參閱www.cadence.com/go/CadenceRFSolutions

 

高頻射頻毫米波設計除了需要類比和混合信號功能之外,還需要精確的電磁(EM)提取和模擬分析。此毫米波參考流程基於Cadence Virtuoso®的射頻解決方案,匯集了業界領先的電路擷取、佈局實現、寄生元件參數擷取、電磁分析和射頻電路模擬,以及整合佈局與電路佈局驗證(LVS)和設計規則檢查(DRC)。該流程還將使用Cadence EMX®平面3D模擬和Cadence AWR® AXIEM®平面3D電磁分析的合併,在可靠的Virtuoso和Spectre®平台中,從而提供了射頻電路矽前與矽後高度的自動化和分析性能的能力。

 

認證的毫米波參考流程包括:

  • 透過Virtuoso圖形編輯器、Virtuoso ADE Explorer和Assembler、Spectre X Simulator、Spectre AMS Designer和Spectre射頻選件進行設計獲取和模擬。
  • 透過Virtuoso佈局套件和物理驗證系統(PVS)設計佈局。
  • 透過Quantus™擷取解決方案對電晶體層次的連接器進行寄生元件參數擷取。
  • 透過EMX或AWR AXIEM 3D平面模擬器對電晶體之間的連接器進行電磁分析,包括被動射頻結構。

 

Cadence的客製化IC與PCB部門產品管理副總KT Moore表示:「透過與聯華電子的合作,我們共同的客戶可以利用目前領先業界的Virtuoso和Spectre平台中最先進的功能,同時利用我們的EMX和AWR AXIEM整合式電磁模擬軟體來設計5G,物聯網和汽車應用產品。該流程使得工程師在聯電28HPC+製程技術上,更能精確地預測矽電路的性能,這對於達到產品量產和上市時程的目標至關重要。」

 

聯華電子憑藉AEC Q100汽車1級平台,及量產就緒的28奈米HPC+解決方案能夠滿足客戶從數位到毫米波的各種應用。28HPC+製程採用高介電係數/金屬閘極堆疊技術,將其SPICE模型的覆蓋範圍進一步擴展至毫米波的110GHz,以供用於手機、汽車/工業雷達和5G FWA / CPE的應用。客戶可以利用聯電的毫米波設計套件設計收發器晶片,或整合晶圓專工廠完善的數位和類比IP來加速其毫米波SoC的設計。

 

聯華電子矽智財研發暨設計支援處林子惠處長同時表示:「透過與Cadence的合作,開發了一個全面的毫米波參考流程,該流程結合Cadence 全面的射頻設計流程與聯電設計套件,為我們在28奈米HPC+製程技術的晶片設計客戶提供準確、創新的設計流程。憑藉此流程的功能優勢,和熟悉的Virtuoso設計環境,客戶在我們28奈米技術上,可減少設計上的反覆更迭並更效率地將下一代的創新產品推向市場。」

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